現在このページの更新は止まっており、最新情報はRyuzのブログの方にあります。

最新の開発バージョンは github(https://github.com/ryuz/jelly.git) の方にあります。

当初ソフトコアCPUコアの作成がメインでしたが、ZynqのようなハードコアCPU搭載環境も増えてきたので、周辺エンジン含めて少し異なった方向へ進化中です。

newlibをお使いの場合
newlib-1.17.0/newlib/libc/machine/mips/strlen.c
に、mips1 に非対応のコードがあり、Jellyでも動かないようです。
32-bit MIPSのインラインアセンブラでlbu $3,0($4)の直後にnopを埋めるだけで回避できます。
ココで見つけました。

[最新版]

[過去のリリース]

• MIPS-Iライクな命令セットで、gcc でC言語開発が行える
• キャッシュ機能
• 密結合メモリ(TCM)機能
• Verilog 2001 で書いている
• DDR-SDRAM対応
• μITRON4.0仕様 HOS-V4a 対応中
• ICE拡張用のデバッグポートを備えている
• ドキュメントが日本語(作者が英語わかんない)
• 日本語で作者に応援メールが出せる(笑)

大雑把なCPUコアの説明図です。

典型的な教科書どおり５段パイプラインのアーキテクチャで、コア部はハーバードアーキテクチャ(命令バスとデータバスが別)にしています。

また、内蔵でデバッグユニットも用意しており、外部からCPUコアを直接操作可能です。

フォワーディングも入っており、殆どの実行ユニットをEXステージに固めていますし、MIPS-Iではロード命令の次命令ではロードしたレジスタは利用禁止ですので、特にストルール要因はありません（なのでバスビジーなどでインターロックが必要なケースではプロセッサ全体をとめてしまい、機構をシンプル化しています）。

その他、FPGA的な工夫点としては、フォワーディングのマルチプレクサがFPGA的に苦手なので、特に32bit乗算でクリティカルパスとして現れます。そこで乗算命令の時でなく、結果の読み出し命令(mfhi, mflo)で乗算するようにして、見かけ上、乗算は1サイクルで実現できました(除算はさすがに32サイクルのインターロックがかかりますが)。

デバッグユニットのようなボトルネックを挟んで Spartan-3のスピードグレード-4で50MHzで動いていますのでまあまあといったところではないでしょうか？

次にCPUトップの説明図です。

CPUコアの外に、密結合メモリ(TCM)とキャッシュを搭載しています。TCMとキャッシュはオプションで切り離しも可能です。

FPGAの内蔵デュアルポートRAMを行かして、２つのポートを命令/データに割り当てているのでロス無くユニファイドキャッシュが実装できており、命令/データでのキャッシュコヒーレンシの問題も出ません。

密結合メモリ(TCM)もFPGAの内蔵デュアルポートRAMのおかげで、命令/データバスの両方からアクセスできます

次に大雑把なシステムの説明図です。

今回のボードにはRS-232Cが２ポートあるのをいいことに、デバッグポートはUART経由で制御するようにしています。パソコン側はUSBシリアルなどを買ってきて、増設すればどうにでもなります。ひとまず、プログラムダウンロードやレジスタ制御、ハードウェアブレークなど、将来デバッガ機能を一通り作れる機能を準備しています。
また、非常にシンプルなものですがDDR-SDRAMの制御RTLも書いてみました。IOの遅延調整がボード個体差があると思われますので、流用したい方でうまく動かない方はucfファイルの遅延値を調整してみてください。今のところシングルアクセスのみです。CPUの50MHzに対し、DDR-SDRAMは100MHz駆動なのでクロック乗せかえ用のブリッジが入っています。

ペリフェラルバスには各種周辺回路をつないでいます。IRC(割り込みコントローラ)はITRON屋らしく、多重割り込みや優先度設定が豊富にできるように工夫しています。本当はITRONのAPIをそのまま被せたかったのですが、回路的に無謀なのでそれなりにソフトウェア任せなところもあります。おいおい充実させていきます。

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